verilog2vhdl

verilog2vhdl ay isang utility na binuo para sa mga taong nais na makipag-convert ng isang umiiral na disenyo verilog sa VHDL. & Nbsp; Ang binuo VHDL hindi maaaring gumana tulad ay at maaaring mangailangan ng ilang mga manu-manong pagwawasto upang matiyak ang pagtutugma ng uri ng data VHDL. Ito ay binuo sa Java (1.6.x) upang gawin itong platform ng malaya at bundle na bilang isang executable file jar. Mag-click dito upang i-download ang libreng tagasalin para sa Linux platform at i-click dito upang i-download ito para sa Windows.
Paggamit:
verilog2vhdl -in simple_and.v -top simple_and_top -out simple_and.vhd
O
java -jar $ EDAUTILS_ROOT / Lib / verilog2vhdl.jar -in simple_and.v -top simple_and -out output.vhd
May iba pang switch tulad ng -only_entity upang lumikha lamang ng entity correspomding sa tinukoy na tuktok. Katulad nito, may -only_component upang lumikha ng isang bahagi deklarasyon naaayon sa tinukoy na module

Mga Kinakailangan :.

• Java 2 Standard Edition Runtime Environment